数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置

基于

VHDL

语言的数字频率计的设计

数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以

测量正弦波、方波、

三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测

量它们的周期。

经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成

数字式电容测量仪；

在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频

率计在测量物理量方面应用广泛。本设计用

VHDL

在

CPLD

器件上实现数字频率计测频系

统，

能够用十进制数码显示被测信号的频率，

能够测量正弦波、

方波和三角波等信号的频率，

而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计

是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用

VDHL

编程设

计实现的数字频率计，

除被测信号的整形部分、

键输入部分和数码显示部分以外，

其余全部

在一片

FPGA

芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改

硬件电路的基础上，

对系统进行各种改进还可以进一步提高系统的性能。

该数字频率计具有

高速、精确、可靠、抗干扰性强和现场可编程等优点。

目前，

数字频率计在扩张测量范围，

提高测量精度，

稳定度等方面已经日趋完善，

成熟。

应用现代技术可以轻松的将数字频率计的测量上限扩展到微波频段。

随着科学技术的发展用

户对数字频率计也提出了新的要求，

对于低档产品要求使用操作方便，

量程足够宽，

可靠性

高，价格低，对于高档产品要求高分辨率，高精度，高稳定度，高测量速率，除通常所用频

率计功能外还要有数据处理功能，

统计分析功能，

时域分析功能等等，

或者包含电压测量等

其他功能，

这些功能已经实现或者部分实现，

但要真正完美实现这些目标还有许多工作要做。

数字频率计测频有两种方法：

一是直接测频，

即在一定闸门时间内测量被测信号的脉冲个数。

二是间接测频，

如周期测频。

直接测频适用于高频信号的频率测量，

间接测频适用于低频信

号的频率测量，在一定闸门时间内测量被测信号的脉冲个数制成的数字频率计具有精度高，

测量范围宽，便于实现测量过程自动化等一系列的突出特点

我们都知道，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率

检测是电子测量领域最基本的测量之一。

频率计的基本原理是用一个频率稳定度高的频率源

作为基准时钟，

对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，

即

闸门时间为

。闸门时间可以根据需要取值，大于或小于

都可以。闸门时间越长，得到

的频率值就越准确，

但闸门时间越长，则每测一次频率的间隔就越长。

闸门时间越短，

测得

的频率值刷新就越快，但测得的频率精度就受影响。一般取

作为闸门时间。

在“自顶向下”的设计中，首先需要进行行为设计，确定该电子系统或

VLSI

芯片的功能、

性能及允许的芯片面积和成本等。

接着进行结构设计，

根据该电子系统或芯片的特点，

将其

分解为接口清晰、相互关系明确、尽可能简单的子系统，

得到一个总体结构。这个结构可能

包括算术运算单元、

控制单元、

数据通道、各种算法状态机等。下一步是把结构转换成逻辑

图，即进行逻辑设计。接着进行电路设计，逻辑图将进一步转化成电路图。在很多情况下，

这时需进行硬件仿真，

以最终确定逻辑设计的正确性。

最后是进行版图设计，

即将电路图转

化成版图。

传统的硬件设计采用自底向上（

bottom_up

）的设计方法。这种设计方法在系统的设计

后期进行仿真和调试，一旦考虑不周，系统设计存在较大缺陷，就有可能重新设计系统，使

设计周期大大增加。

“自底向上”的设计，一般是在系统划分和分解的基础上先进行单元设

计，

在单元的精心设计后逐步向上进行功能块没计，

然后再进行子系统的设计，

最后完成系

统的总体设计。

数字频率计的关键组成部分包括测频控制信号发生器、

计数器、

锁存器、

译码驱动电路和显

示电路，其原理框图如图

所示。