synplify

工具版本：synplify pro
链接：http://pan.baidu.com/s/1skHpQ0X 密码：36b9
应用环境：soc fpga验证。布局布线用vivado，不用synplify。
特点是：代码基本固定，开始soc fpga环境搭建，并用于验证。
个人基础：熟悉DC/RC综合流程；熟悉时序报告
asic综合流程
RTL->综合->PT时序分析->LEC验证RTL和综合后电路的一致性。

通过文档阅读，理解的fpga综合流程
RTL->综合、时序分析->“VIF Formal Verification Flows”验证RTL和综合后电路的一致性。

project

• 文件名：.prj
• 语法：tcl
• 内容：包含
  
  • design files
  • constraint files
  • options you have set

project->“archive project”可以把整个工程里的文件打包。用于备份？！.sar文件，synopsys proprietary format。对应有提取整个工程文件的命令project->“un-archive project”。

implementation

• 就是project版本。project之间区别，是特定的parameter或者option settings
• active implementation
• 可以一次综合出不同implementation的project。比如跑不同频率目标的综合，可以在一个综合环境里维护。机器资源够用的情况下，最重要的价值，也就是维护方便吧？！个人认为这个不错。
• 能够使用不同PR工具产生PR implementations。synplify和vivado组合。

implementation option

auto compile point

Enables the automatic compile point flow, which can analyze a
design and identify modules that can automatically be defined as
compile points and mapped in parallel using multiprocessing.
See The Automatic Compile Point Flow, on page 1055in the User
Guide.
这个应该好好研究一下，能够提高map的效率。

Enable 64-bit Synthesis

Pipelining

Runs designs at a faster frequency by moving registers after the
multiplier or ROM into the multiplier or ROM. See Pipelining, on
page 400in the User Guide.

continue on error

不要像RC一样，综合出一个错误，就停止。debug浪费大量时间。
综合到了后期，把这个选项关闭。

resource sharing

Controls whether you optimize area by sharing resources. See
Sharing Resources, on page 422in the User Guide.
听起来，是一定要选择的。

retiming

Determines whether the tool moves storage devices across
computational elements to improve timing performance in
sequential circuits. Note that the tool might retime registers
associated with RAMs, DSPs, and generated clocks, regardless of
the Retimingsetting.
See Retiming, on page 404in the User Guide.
听起来，是一定要选择的。

Implementation Options->High Reliability Panel

fpga验证，所需要的性能应该比较低。
所以增加可靠性，应该有利。

batch mode

• 可以配合其它命令行一起使用
• 好像需要float-license，而且node-license不支持batch mode

网表不带sdf的FPGA仿真有意义吗？不确认。以后再说

• 能debug出问题吗？
• 仿真环境容易建立吗？

log的warning、error类型要一一确认。

gui界面下，TCL script右边有Messages，是各种warning和error类型是分组显示的。可以根据这个窗口，了解。例如：

另外，view->“view log file”有更多详细信息查看日志。project_name.srr或者project_name_srr.html
view->“view result file”是用来查看运行过程及结果的。

定制时序报告。analysis->”timing Analyst”，定制的时序报告文件resultsfile.ta（timing analyst）；同时可以输出netlist文件，resultsfile_ta.srm（）。

resultsfile.ta的理解消化。

结果文件默认是edf格式，可以write_verilog实现verilog格式的netlist。查看综合实现的电路是否与rtl代码一致。

是否如PT一样，可以生成sdf？最后忽略时钟、复位等时序违反，达到可靠性验证的目的？
这个过程，应该可以走通。而且走通之后，fpga验证的bug，应该可以复现在fpga presim的仿真环境里。
但是，fpga工程，只有1个人维护。估计大家不会有时间去debug fpga presim的仿真。
这条路，应该不适合我。时间成本太大，不好推广。
不带时序反标的netlist仿真，应该可以做做。需要debug的点不多，时间成本小，容易推广。
时序违反，只要保证时序报告检查顺利就可。

另外，asic中用lec确认RTL与综合后电路一致。synplify里是用的
VIF Formal Verification Flows。
这个流程最好也打通。

increment compile是否可以优化综合迭代的时间？

记得是编译时间有十几分钟？
map时间2个小时；（所以，重点是map能优化，提供效率吗？）
最后一步时间也短。

IP的FPGA约束设置，一定要一一确认。

有没有dont_touch的属性，可以不必综合优化某一个模块？提升效率。每个模块单独优化？

加入单独综合后的文件？vqm文件为verilog quartusII mapping，只能保存综合后，PAR前的综合结果。
这个，可以研究一下。

Set as Black Box ？应该是这个。

（原创）详解Quartus导出网表文件：.qxp和.vqm - 安达米特 - 博客园 http://www.cnblogs.com/adamite/p/qxp_vqm.html

DC的约束文件，能否直接应用到fpga？

好像是可以的。
For more information about using SDC files with your project, see Using
Synopsys Design Constraints, on page 148in the User Guide.

synplify不能退出

可能是因为license不支持batch-mode的原因。
node-license和float-license，这个问题，找领导解决吧。
临时解决办法，通过启动一个命令，查询fpga日志，找到exit关键词，然后kill掉synplify进程。

Vivado入门与提高-高亚军-网络教室-AET电子技术应用网
http://study.chinaaet.com/course/6100000016

D:\Synopsys\fpga_F201203SP2\doc\reference.pdf
FPGA参考手册，主要内容是菜单、各种文件类型、约束相关命令和概念、属性/directive、脚本命令等。
D:\Synopsys\fpga_F201203SP2\doc\user_guide.pdf
FPGA工作流程相关。