Redhawk-SC输入件配置:构建可签核的物理孪生体 CSDN博客
via VIA1_M1_M2 bottom_layer M1 top_layer M2 width 0.08um height 0.05um bottom_shape rectangle top_shape rectangle resistivity 2.0e-8 ohm*m thermal_conductivity 300 W/m*K 注意height参数:它不是版图里的通孔高度,而是物理制造中的实际蚀刻深度。如果用版图工具导出的通孔高度(通常是层间介质厚度),而没减去CMP后的凹陷量,会导致...
CSDN博客频道
Pads Layout模块复用:从电流镜匹配到EMC设计的工程实践 CSDN博客
比如你在4层板(Top/Gnd/Pwr/Bot)上创建的模块,包含一条从Top层经Via1到Pwr层的电源走线。当把这个模块复用到6层板(Top/Sig1/Gnd/Pwr/Sig2/Bot)时,Pads默认将原Pwr层映射到新板的Layer4(即Pwr层),但如果新板的Layer4被定义为 Sig2 ,那这条走线就会变成无效的 未分配层 。 避坑步骤: 创建模块前,确认当前PCB的Layer Stackup(Setup ...
CSDN博客频道
LEF Abstract提取避坑指南:layer table映射与pin purpose语义一致性 CSDN博客
Foundry的GDS层定义文档里,metal1可能对应(68,1),via1对应(69,1),但metal2却可能是(70,2)。注意:这里的2是datatype,不是层序号。很多工程师直接把(68,1)写成metal1 68,然后发现via1连不上metal1——因为工具默认via1只能打在metal1和metal2之间,而你没定义metal2,或者把metal2错配成(70,1)(datatype=1,但Foundry规定via1的top metal必须...
CSDN博客频道
没有更多结果了~
- 意见反馈
- 页面反馈